高速RS编<b>译码器</b>

基于FPGA自适应高速RS编译码器的IP核设计

基于FPGA自适应高速RS编译码器的IP核设计

标签： FPGA 高速RS编译码器 IP核

上传时间： 2016-05-10

上传用户：asdkin
哈夫曼编_译码器,编码器的实现元代码,数据结构和算法的课程设计,很不错的!

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标签： 译码器编码器代码数据结构

上传时间： 2014-01-16

上传用户：anng
<Verilog HDL 语言编程》 RS(204,188)译码器的设计

<Verilog HDL 语言编程》 RS(204,188)译码器的设计

标签： Verilog HDL 204 188

上传时间： 2013-11-30

上传用户：lizhen9880
cpld/fpga RS(204,188)译码器的verilog程序

cpld/fpga RS(204,188)译码器的verilog程序

标签： verilog cpld fpga 204

上传时间： 2016-11-05

上传用户：tyler
精通verilog HDL语言编程源码9——RS(204,188)译码器的设计

精通verilog HDL语言编程源码9——RS(204,188)译码器的设计

标签： verilog HDL 204 188

上传时间： 2013-12-20

上传用户：独孤求源
RS(204,188)译码器的设计异步FIFO设计伪随即序列应用设计 CORDIC数字计算机的设计 CIC的设计除法器的设计加罗华域的乘法器设计

RS(204,188)译码器的设计异步FIFO设计伪随即序列应用设计 CORDIC数字计算机的设计 CIC的设计除法器的设计加罗华域的乘法器设计

标签： CORDIC FIFO 204 188

上传时间： 2017-01-24

上传用户：缥缈
RS（255，223）译码器的FPGA实现及其性能测试

　　本课题首先研究了常规的RS译码器的算法，确定在关键方程的计算中采用一种新改进的BM算法，然后提出了基于复数基的有限域快速并行乘法器和利用幂指数相减进行除法计算的有限域除法器，通过这些优化方法提高了RS译码器的速度，减少了译码延时和硬件资源使用，最后利用VHDL硬件描述语言在FPGA上实现了流水线处理的RS(255,223)译码器。　　本课题实现的RS(255,223)硬件译码器的性能在国内具有领先水平，对我国以后航天项目高速数据传输系统的设计有着很大的意义。　

标签： FPGA 255 223 译码器

上传时间： 2013-06-29

上传用户：gokk
RS编译码的FPGA实现

RS(Reed-Solomon)码是差错控制领域中一类重要的线性分组码，由于其出众的纠错能力，被广泛地应用于各种差错控制系统中，以满足对数据传输通道可靠性的要求。本文主要研究RS码的编译码方法以及基于FPGA(Field Programmable Gate Array)的RS码的实现方法。对所设计的编码译码器的主要性能指标进行了仿真及实际功能测试，并给出了时序仿真波形图和实际测试的结果。最后对于RS软判决译码器的实现进行试探性的研究。本文的主要工作有：1)采用现场可编程门阵列(FPGA)实现了 RS 码的编码和译码；2)采用更高效的RiBM算法，不仅减少了逻辑单元(Logic Element)的使用量，而且速度上也得到提高；3)用 VHDL 语言实现RS编码译码，包括伽罗华(Galoias)域内的乘法除法器的设计，伴随式求解电路，关键方程求解电路等；4)对于钱搜索电路的实现进行了改进；5)硬件上用ALrERA公司Cyclone系列的。EP1C20F324C8芯片加以实现。

标签： FPGA RS编译码

上传时间： 2013-04-24

上传用户：qoovoop
卷积码在CDMA2000中的应用及其译码器FPGA实现

数字信息在有噪声的信道中传输时，受到噪声的影响，误码总是不可避免的。根据香农信息理论，只要使Es/N0足够大，就可以达到任意小的误码率。采用差错控制编码，即信道编码技术，可以在一定的Es/N0条件下有效地降低误码率。按照对信息元处理方式不同，信道编码分为分组码与卷积码两类。卷积码的k0和n0较小，实现最佳译码与准最佳译码更加容易。卷积码运用广泛，被ITU选入第三代移动通信系统，作为包括WCDMA，CDMA2000和TD-SCDMA在内的信道编码的标准方案。本文研究了CDMA2000业务通道中的帧结构，对CDMA2000系统中的卷积码特性及维特比译码的性能限进行了分析，并基于MATLAB平台做了相应的译码性能仿真。我们设计了一种可用于CDMA2000通信系统的通用、高速维特比译码器。该译码器在设计上具有以下创新之处：(1)采用通用码表结构，支持可变码率；帧控制模块和频率控制器模块的设计中采用计数器、定时器等器件实现了可变帧长、可变数据速率的数据帧处理方式。(2)结合流水线结构思想，利用四个ACS模块并行运行，加快数据处理速度；在ACS模块中，将路径度量值存贮器的存储结构进行优化，防止数据读写的阻塞，缩短存储器读写时间，使译码器的处理速度更快。(3)为了防止路径度量值和幸存路径长度的溢出，提出了保护处理策略。我们还将设计结果在APEXEP20K30E芯片上进行了硬件实现。该译码器芯片具有可变的码率和帧长处理能力，可以运行于40MHZ系统时钟下，内部最高译码速度可达625kbps。本文所提出的维特比译码器硬件结构具有很强的通用性和高速性，可以方便地应用于CDMA2000移动通信系统。

标签： CDMA 2000 FPGA 卷积码

上传时间： 2013-06-24

上传用户：lingduhanya
RS编译码器的设计与FPGA实现

Reed-Solomon码(简称RS码)是一种具有很强纠正突发和随机错误能力的信道编码方式，在深空通信、移动通信、磁盘阵列以及数字视频广播(DVB)等系统中具有广泛的应用。本文简要介绍了有限域基本运算的算法和常用的RS编码算法，分析了改进后的Euclid算法和改进后的BM算法，针对改进后的BM算法提出了一种流水线结构的译码器实现方案并改进了该算法的实现结构，在译码器复杂度和译码延时上作了折衷，降低了译码器的复杂度并提高了译码器的最高工作频率。在Xilinx公司的Virtex-Ⅱ系列FPGA上设计实现了RS(255,239)编译码器，证明了该方案的可行性。

标签： FPGA RS编译码

上传时间： 2013-06-11

上传用户：奇奇奔奔